今天为大家解析的是联发科技数字IC设计岗的笔试题。联发科技的笔试题考察的内容还是比较杂的，涉及数电基础、脚本语言、Verilog语言、C语言、信号与系统、数字信号处理、电路分析、逻辑推理题等。答题时间共90分钟，其中包括：7~9道简答题，每题5到15分不等；1道必做复合题（有些没有），每道7分；1道三选一复合题（三道都做，取高分的题目计入总分），每道20分，共100分。一共为大家准备了两套题目题，然后将其中不重复的题目进行解析。先从简答题开始，请看下面的题目解析。
1、【简答题】分析图示电路的逻辑功能，写出Y的表达式，画出Q0、Q1、Q2以及Y的波形。（13分）
解析：本题目主要考察了数电基础中对时序逻辑电路的分析
这种类型的题目需要同学们在平时准备的时候就针对性的练习一下，因为这种类型的题目在数电基础中还是比较复杂的，是有一些方法和套路需要遵循的，只要练上几道，再碰上类似的题目就可以从容应对了。
这种题目是有固定方法的，所以我们按照固定的套路来解析即可。
1）写方程
时钟方程：clk0=clk1=clk2=clk
驱动方程：J0=Q2’, K0=Q2; J1=Q0, K1=Q0’; J2=Q1, K2=Q1’
特性方程：Q*=JQ’+K’Q
输出方程：Y=Q1’Q2
2）求状态方程（把驱动方程代入特性方程）
Q0*=Q2’Q0’+Q2’Q0=Q2’
Q1*=Q0Q1’+Q0Q1=Q0
Q2*=Q1Q2’+Q1Q2=Q1
3）由状态方程和输出方程求状态表
Q2
Q1
Q0
Q2*
Q1*
Q0*
Y
0
0
0
0
0
1
0
0
0
1
0
1
1
0
0
1
0
0
0
1
0
0
1
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1
0
1
0
0
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0
0
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4）转换成时钟的形式
CLK
Q2
Q1
Q0
Y
0
0
0
0
0
1
0
0
1
0
2
0
1
1
0
0
1
0
1
0
1
1
1
0
1
2
1
0
0
1
0
1
1
1
0
1
1
1
0
0
2
1
0
0
1
0
1
0
0
1
5）时序波形图
此外还有一种与之相似的题目，是根据要求用D触发器或JK触发器实现电路，解题方法与该题目相反，我们在“求职攻略
用D触发器实现9分频电路，设计步骤详解（大华FPGA岗解析）”第46题和“求职攻略
用D触发器搭建4进制的计数器”第11题中也解析过类似的题目，同学们也可以一起参考回忆一下。
2、【简答题】请简要列出传统芯片设计流程的具体流程有哪些？（5分）
解析：本题目主要考察了对传统芯片设计流程的认识
这道题目要也不算难，很多同学大概都能说上一些，但是能不能说的全就不一定了，另外除了说出每个流程的名字外最好能对这个流程做一些简单的解释说明。
前端设计（也称逻辑设计）和后端设计（也称物理设计）并没有统一严格的界限，涉及到与工艺有关的设计就是后端设计。
1、前端设计（也称逻辑设计）
规格制定芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
详细设计Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
HDL编码使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
仿真验证仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具有Synopsys的VCS，还有Cadence的NC-Verilog。
逻辑综合仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表Netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（Standard Cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler。
静态时序分析Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（Setup Time）和保持时间（Hold Time）的违例（Violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA 工具有Synopsys的Prime Time。
形式验证这也是验证范畴，它是从功能上（STA是时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，
他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具有Synopsys的Formality。
从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。
2、后端设计（也称物理设计）
DFTDesign For Test，可测性设计。芯片内部往往都自带测试电路，DFT的目的就是在设计的时候就考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。关于 DFT，有些书上有详细介绍，对照图片就好理解一点。DFT工具Synopsys的DFT Compiler。
布局规划布局规划（FloorPlan）就是放置芯片的宏单元模块，在总体上确定各种功能电路的摆放位置，如IP模块，RAM，I/O 引脚等等。布局规划能直接影响芯片最终的面积。工具为 Synopsys的Astro。
CTSClock Tree Synthesis，时钟树综合，简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用，它的分布应该是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。CTS的工具是Synopsys的Physical Compiler。
布线（Place & Route）这里的布线就是对普通信号的布线，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。工具是Synopsys的Astro。
寄生参数提取由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声，串扰和反射。这些效应会产生信号完整性问题，导致信号电压波动和变化，如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证，分析信号完整性问题是非常重要的。工具Synopsys的Star-RCXT。
版图物理验证对完成布线的物理版图进行功能和时序上的验证，验证项目很多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求，ERC（ElectricalRule Checking）：电气规则检查，检查短路和开路等电气规则违例等等。工具为 Synopsys的Hercules。
实际的后端流程还包括电路功耗分析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题。物理版图验证完成也就是整个芯片设计阶段完成，下面的就是芯片制造了。物理版图以GDSII的文件格式交给芯片代工厂（称为 Foundry）在晶圆硅片上做出实际的电路，再进行封装和测试，就得到了我们实际看见的芯片。
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3、【简答题】逻辑推理：有大、中、小三个油壶，分别可装10kg、7kg、3kg，其中大油壶装满油，其他两个为空，请用这三个油壶分出5kg的油。（10分）
解析：本题目主要考察了一般逻辑推理
这种题目也没有太好的方法，也不算很难，需要一点时间即可推理出结果。可以先在草纸写出一步步推理的过程，多尝试几次就可以很快的得出答案，结果如下所示：
原文链接：https://mp.weixin.qq.com/s/ieyysos-SXHvM0JgIShLGQ
转载自：达尔闻说
文章来源于相量子
原文链接：求职攻略
13道流程工序，弄懂IC设计到底做些啥（联发科IC岗）
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